近日，笔者写到了存储芯片产业正在经历的寒冬。其中，DRAM产品历经全球性的市场价格雪崩，“雪崩”之下，利润下泻、库存堆积，成为横在DRAM巨头面前的一项难题。
为避免DRAM芯片再大幅跌价，诸如SK海力士、美光等多家供应商已开始积极减产，预估2023年第一季DRAM价格跌幅可因此收敛至13-18%，但仍不见下行周期的终点。
然而，在市场因素之外，从工艺制程的演进和技术角度来看，DRAM产业似乎也正面临瓶颈及一系列技术挑战。
DRAM缩放速度放缓
对DRAM芯片来说，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，也就代表一片芯片能实现更高的内存容量。
从DRAM三巨头工艺尺寸的发展历程来看，三星、SK海力士、美光在2016-2017年进入1X(16nm-19nm)阶段，2018-2019年为1Y(14nm-16nm)，2020年处于1Z(12nm-14nm)时代。后续，行业厂商朝着1α、1β、1γ等技术阶段继续迈进。
目前，各大厂家继续向10nm逼近，目前最新的1α节点仍处于10+nm阶段。
2022年10月，三星在Samsung Foundry Forum 2022活动上公布DRAM技术路线图，预计2023年进入1β工艺阶段，即第五代10nm级别DRAM产品。同年12月，三星开发出首款采用12nm级工艺技术打造的16Gb DDR5 DRAM。
2022年11月，美光将1β DRAM产品送往客户的产品验证流水线，率先进入了1β节点，这意味着将DRAM芯片的晶体管工艺又向精密处推进一步，来到了10纳米级别的第五代。且正在对下一代1γ工艺进行初步的研发设计。
随着DRAM芯片制程愈发先进，利用EUV光刻迈入到10nm工艺路线已经成为确信的一步。
三星、SK海力士分别于2020年和2021年引入EUV技术来制造DRAM；对比前两家早早加码EUV，美光方面则稍晚一些。
据了解，美光另辟蹊径，采用其先进的多重曝光技术和浸润式光刻技术，以最高精度在微小面积上形成图案，缩小器件尺寸从而提供更大容量，成功绕开了其它芯片公司必须使用的EUV光刻机。不过，美光计划从2024年将EUV纳入DRAM开发路线图，其Fab A3厂将会率先导入EUV设备，为1γ DRAM早日量产做准备。
DRAM领域聚焦制程迭代，随着工艺来到10nm及以下，价格高昂的EUV光刻技术开始成为厂商们比拼的关键利器。
3D DRAM
EUV光刻机能解决眼下的难题，但面对物理基础和结构技术的瓶颈，DRAM厂商的长远命题是材料和架构的突破。
其中，通过迁移到3D来颠覆平面DRAM技术，成为了DRAM厂商解决困境的共识。
DRAM工艺之所以提升越来越难，还需要回归到它的结构上。DRAM是基于一个晶体管和一个电容器的存储单元。
其扩展是在一个平面上，将每个存储单元像拼图一样拼接起来。要想提升DRAM工艺，电容器的缩放是一个挑战。另一个挑战是电容到数字线的电荷共享，要考虑用多少时间将电荷转移到数字线上、数字线有多长。
既然在一个平面内塞入更多存储单元很困难，那么将多个平面叠起来成为新的技术思路。3D DRAM，一种将存储单元堆叠至逻辑单元上方，以实现在单位晶圆面积上产出更多产量的新型存储方式。除了晶圆的裸晶产出量增加外，使用3D堆叠技术也能因为可重复使用储存电容而有效降低 DRAM的单位成本。
当前在存储器市场，能和DRAM“分庭抗礼”的NAND Flash早在2015年就已步入3D堆叠，并已经朝着200+层堆叠过渡，然而DRAM市场却仍处于探索阶段，为了使3D DRAM能够早日普及并量产，各大厂商和研究院所也在努力寻找突破技术。
其中，HBM（High Bandwidth Memory，高带宽存储器）技术可以说是DRAM从传统2D向立体3D发展的主要代表产品，开启了DRAM 3D化道路。
HBM主要是通过硅通孔（TSV）技术进行芯片堆叠，以增加吞吐量并克服单一封装内带宽的限制，将数个DRAM裸片垂直堆叠，裸片之间用TVS技术连接。
从技术角度看，HBM充分利用空间、缩小面积，正契合半导体行业小型化、集成化的发展趋势，并且突破了内存容量与带宽瓶颈，被视为新一代DRAM解决方案。
写在最后
面对DRAM市场的萧条，行业厂商唯有持续研发推出1β、1γ…或更先进制程的DRAM产品，以创新技术在逆境中站稳脚跟。
除了上述提到的High-k介电材料、HKMG、柱状电容器、EUV技术及3D DRAM之外，研究者们也开始在铁电材料电容器、无电容DRAM等方面下功夫，试图借此解决DRAM芯片当前的难题。
总体而言，无论是哪种方法均遵循着两种路径，要么是在先进制程上下功夫，要么是在先进封装上苦心钻研。两条路径相辅相成，缺一不可。
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